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条件总数加法器

【条件总数加法器】基础信息（英文,繁体）

词语条件总数加法器
繁体條件總數加法器
英文condition sum adder

【条件总数加法器】是什么意思

在加法器中为了减少进位所产生的延迟，而在加法器电路中建立两种和，及两种进位的电路，然后依据不同的输入条件产生的进位条件，获得其实际的和及进位的加法器称之。它可将加法器的运行速度加快。

来源：-- 资讯与通信术语辞典

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